K60至尊版狂暴引擎2.0加持：超177萬跑分斬獲性能第一
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大家好，我是開源貓opencat
最近7nm這個詞特別火，那究竟如何確認一個芯片是7nm制程呢？很多人對這個問題很好奇，今天我就來試著分享一下我的觀點
臺積電在 2022 年 IEDM 上發表了兩篇關于 3nm 的論文：“關鍵工藝特性可實現3nm CMOS及更高技術的激進接觸柵極間距縮放”
和“3nm CMOS FinFlexTM平臺技術，為移動SOC和高性能計算應用提供增強的電源效率和性能”
雖然這兩篇文章講的是3nm，技術細節也非常少，但是對理解芯片制程還是很有幫助的，第一篇論文描述了臺積電的N3工藝，第二篇論文描述了N3E工藝，有助于理解7nm制程
如果大家想要詳細了解，去讀原文，本文分享僅供參考，7nm節點理解參考對象為臺積電制程
芯片關鍵特性尺寸
這里我們通過研究描述芯片晶體管結構的關鍵特性尺寸CPP，來理解7nm究竟是什么意思
在第一篇論文中，作者公開了臺積電芯片制程截止到45nm的接觸柵極間距（Contacted Poly Pitch，CPP）。CPP 由澆口長度 （Lg）、接觸間隔條厚度 （Tsp） 和接觸寬度 （Wc） 組成，如下圖所示
從上圖我們可以看到臺積電通過減少構成CPP的所有三個元素來降低每個新節點的CPP。芯片邏輯設計是通過使用標準單元完成的，CPP 是標準單元寬度的主要驅動因素，因此縮小 CPP 是提高芯片制造新制程節點晶體管密度的關鍵部分
根據公開資料統計，按照CPP特性尺寸來看，臺積電芯片制程節點16nm到5nm的特性尺寸如下：
7nm節點對應的CPP為54nm，看到這里大家應該就明白了，所謂7nm制程，并不是晶體管大小為7nm，7nm其實是按照摩爾定律延續下來的營銷術語，7nm制程與真正的晶體管結構特性尺寸沒有任何關系
如何確認芯片制程為7nm
有了以上認知，要確認芯片的制程，就有了基本的參考信息，但是要最終確認還需要很多細節參數，而且要通過精密儀器測量，比如掃描隧道顯微鏡，甚至原子力顯微鏡，要確認芯片制程節點，尤其是7nm節點，一般個人做不了，因為成本太高了，個人或者小實驗室不可能花費幾千萬去購買具有超強分辨率的電子顯微鏡
要確認7nm芯片制程，一般拿到芯片去除封裝，經過酸洗等步驟，用掃描隧道顯微鏡拍照，給芯片拍照片叫die shot，這其實是對芯片逆向工程，這是芯片制造公司研究競爭對手技術的常用操作。這里放一張奔騰處理器的die shot 大家感受一下
結束語
芯片制程來到22nm節點以后，摩爾定律已經逐漸喪失，晶體管單位面積的密度增量隨著更為先進的制程節點推進已經不能翻倍，比如7nm到 3nm，甚至1nm節點，經過好幾代的代差，芯片晶體管密度才能翻倍，28nm以前只需要一代就可以。這是因為晶體管越來越小，晶體管漏電，光刻衍射問題，等等都難以克服，逐漸在逼近物理極限
相信讀到這里，你應該可以明白7nm為什么是先進制程了，7nm先進制程不僅關乎性能卓越的5g手機，更關乎人工智能的算力基座，先進制程芯片關乎整個社會經濟發展，可以毫不夸張的說，沒有先進制程芯片制造能力，就沒有社會高質量發展，美國之所以限制我們的28nm以下的先進制程也是這個原因，目前能制造7nm芯片國家和地區也就兩三個。
芯片制造，不能盲目樂觀，也不能妄自菲薄，道阻且長！
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