要說近硬件圈大的一件事就是華為 Mate 60 Pro 突然開售,大家應該沒意見吧?
在突然開售后, Mate 60 Pro 也像一座金礦一樣,被各路媒體老師不斷挖掘。
不過,只有上手體驗這還不夠,因為關于大家關心的 5G 麒麟芯片,還沒有給大家講清楚。
為了不跟同行們重復講一樣的東西,我們稍微換了個思路——繞開了處理器本身,看看華為在 “ 造芯片 ” 這塊還有沒有什么料可以挖。
結果發現還真有!
實際上,這個東西并不是我先看到的,而是一位名叫 “ 問題先生 ” ( Mr Question )的博主先看到的。
問題先生在業內還是很知名的,據說有 20 多年的半導體相關從業經驗。
兩個多月前,他發了一個視頻,分析了華為剛剛解禁的一項半導體晶體管制備專利。
他根據專利的文字描述推測,華為打算在傳統 FinFET ( 鰭式場效應晶體管 )的基礎上挖兩道凹槽,通過改良 FinFET 的結構,提升晶體管漏電的控制能力,進而降低功耗,改善性能。
問題先生預估:在同制程下, “ 華為 FinFET” 的能效比傳統 FinFET 提升 20% ,可以把7nm 工藝發揮出 5nm 的性能;5nm 制程做成3nm 的能效。
海外企業們大開大合,剛搞完 5nm 就想搞 3nm 。華為則是未雨綢繆,考慮著怎么能從上一代制程上擠出更多的水分。
而且 7nm 工藝的極限好像真的被華為這個專利探索出來了不少,真就是______。( 跟我說出那四個字! )
但,職業習慣讓我多做了一步操作,我試著去搜了下問題先生提到的華為專利( 編號:CN116266536A ,感興趣的小伙伴可以去看看 ),結果發現問題先生猜錯了。
是這樣的,問題先生之所以會猜錯,是因為他只看到了專利前面部分的文字描述,然后根據專利的文字描述自己畫了一張結構圖。( 這個操作,其實已經相當大佬了 )
但這個自制的結構圖和華為官方的專利配圖差的還是有點兒遠,所以才誤解了華為設計兩道凹槽的實際作用。
等到我們再去知識產權局的數據庫里查資料的時候,華為已經把對應的專利配圖給補上了。
通過看華為自己提供的圖片,我們才發現了這兩道凹槽的真正作用。
簡單來說,華為專利里提到的兩道凹槽實際上是用來分別形成源極跟漏極的,這個源極跟漏極相當于開關的兩端,當開關閉合時,電流會從源極入,從漏極出。
那么這個專利真正講的東西是什么呢?
它講的是華為研發出了一種晶體管制作的改良工藝,通過這個改良工藝,可以讓制作高介電常數金屬柵極( High-K Metal Gate )的制作步驟減少。
這個高介電常數金屬柵極技術是28nm 制程節點后的必備技術,但以往的制作工藝復雜,導致它比發展更早、性能更差的多晶硅柵極 ( Poly Gate ) 技術,要多出幾個工藝步驟,這樣會造成生產周期延長以及成本增加的問題。
在專利中,華為講到,改良后的工藝可以節省至少 3 個主要工藝步驟,以及若干個次要工藝步驟。
從理論來說,這樣可以降低整體的生產難度,提升不少良率,進而大幅降低成本,華為的初步預估是每片晶圓至少可以節省 20 美金。
按照之前 Mate 系列出貨量以百萬計的情況來看,假如華為真的要開始自己造芯片了,那么實裝這項專利,就能給華為省下一筆相當可觀的成本。
同行們想要借鑒還得給華為交專利費。
贏麻了。_______!( 再次說出那四個字 ~ )
嗯。不過,雖然節省成本的專利也很棒,可它并不是大家原本猜測的那樣,把 “7nm” 當 “5nm” 耍的炸裂技術。
把實際情況和我們的心理預期做對比,就顯得這個專利好像也并沒有那么厲害了。
所以本來我們稍微有點兒心灰意冷,打算跟大家稍微解釋一下這個小小的專利烏龍就結束了。
不過就在我找資料的過程中還發現,華為這次放出來的專利不是一個,而是一批!
其中另外一個編號 CN116636017A 的發明專利,看起來相當有意思。
不賣關子,在這項專利的文檔中,華為直接把FinFET ,和GAAFET 或Forksheet FET ,做進一個集成電路里,并且簡化了電路的制作步驟!
這里可能會有小伙伴要問了:這個突然冒出來的 GAAFET 和 Forksheet FET 又是啥呢?
無論是咱們前面講到的 FinFET ,還是這個 GAAFET 和 Forksheet FET ( GAAFET 的升級變種 ),它們都是晶體管的一種結構類型。
相比 FinFET,GAAFET 和 Forksheet FET 的漏電控制性能更強。
其中 FinFET 是目前芯片制造中的主流方案,而 GAAFET 和 Forksheet FET 還未實現量產,但是因為 3nm 之后的工藝更難控制 FinFET 的漏電,所以未來一定是屬于 GAA 和 Forksheet 的。
誒不過。既然 GAAFET 和 Forksheet FET 更先進,為啥華為還要把它們跟 FinFET 做進一個集成電路里呢?
全用 GAAFET 或者 Forksheet FET 不就得了?
emmmmm ,是這樣的。
一方面是因為 FinFET 跟 GAAFET ( 包含變種:Forksheet FET )都有自己的優缺點。
像 FinFET ,它隨著制程工藝的升級,尺寸的縮小,會出現漏電流控制性能變差的問題。
這給大家提一嘴漏電流是怎么回事:實際上,電流并不是百分之百從晶體管的源極流向漏極的,這期間有些不受控制的電子會溜掉,這樣一來就會產生漏電,而漏的電流越多,會導致功耗和發熱越嚴重。
而 GAAFET/ Forksheet FET ,這類結構在尺寸縮小后,依舊可以保留出色的漏電流控制表現,所以很適合用在 5nm 制程節點之后的芯片上。
但 GAAFET/ Forksheet FET 也有一個缺點,那就是它的電阻會比 FinFET 更大。
所以即使是 3nm 的集成電路里,也不能一味只用 GAA 或者 Forksheet ,也還是需要根據實際情況搭配 FinFET 進行設計。
一個簡單的 CMOS 放大版集成電路版圖
比如:芯片里的邏輯電路,它是負責運算的,在運算時電路中的晶體管們會進行頻繁的開和關( 其中 “ 開 ” 代表二進制中的 “1” , “ 關 ” 代表 “0” ,以此來處理數字信號 ),這樣就對晶體管的漏電流表現有更高的要求。
同時為了算得更快,晶體管的數量自然也是越多越好。
所以,邏輯電路需要那種在尺寸縮小后,依舊可以有出色的漏電流控制表現的晶體管,那自然就是 GAAFET 或 Forksheet FET 了。
但是像需要處理連續信息的信號的模擬電路,以及有高電壓需求的輸入輸出電路,它們需要電阻更小的通道,自然就是用 FinFET 更合適。
看到這大家應該就明白了,華為的做法相當于:我在一個集成電路中,根據需求來設計 FinFET 和 GAAFET 或 Forksheet FET ,比如輸入輸出電路、模擬信號處理電路用 FinFET ,邏輯電路用 GAAFET 或 Forksheet FET ,存儲電路可以任意選擇一種。
這樣一來,就可以大程度地發揮不同晶體管結構的性能。
不過,要做到這件事兒并不容易。
因為在現有的技術條件下,我們要在一個集成電路里制作 FinFET 和 GAAFET/ Forksheet FET ,需要分別單獨制作它們各自溝道區內的半導體層,比如:先做好了FinFET,再去做GAAFET。
這步驟一分開,制作過程就變得非常繁瑣,生產成本也會隨之升高。
這里就要講到華為這項專利的精髓部分了,他們為了減少制作步驟,在開始制造前的版圖階段會先對芯片的圖案層( 小知識:芯片是通過一層一層的圖案層往上疊加制作而成的 )進行標記,比如第一半導體層、第二半導體層、第三半導體層、第四半導體層。
說實話,我一開始也有點搞不明白這個 “ 第一第二” 到底在講啥,直到把 28 頁的文檔 “ 啃 ” 下來后,才大概理解了其中的奧妙。
這個第一、第二,不是用來表示先后和重要性,而是為了標記不同的圖案層,打個不太恰當的比方:FinFET 的第一半導體層對應了GAAFET的第三半導體層。
不嚴謹地說,這么一對應,就能讓它們被同時制作。
利用這個方法,華為就可以不用像前面講的那樣——“先做這個再做那個”,這樣就大幅簡化了電路的制作過程,減少工期和成本。
妙啊 ~ 如果這項專利在未來可以落地,那么對于華為的芯片競爭是很有利的——當然了,只是假如、假如華為真的想自己做芯片的話。
畢竟專利本身只是個技術儲備,大家不要聽風就是雨,要理智判斷。
而且雖然咱們短短幾句話就講完了華為的巧思,但實際操作起來還是困難重重的。
因為 GAAFET 、 Forksheet FET 的結構又小又復雜,不僅對蝕刻工藝的要求非常高,而且還要用到 EUV 光刻機,這個東西現階段國內很難搞定。
而且我還問了一下搞半導體設計的朋友,發現除了咱們前面提的這些內部的光刻問題,外部的電壓調控也是需要攻克的。
畢竟兩種晶體管結構的特性不同,驅動電壓也不同,驅動電路的設計也需要做額外的調整。
看來,華為的這項專利想要真正落地,需要克服很多我們難以想象的困難。
今天我們聊的這些東西,都是華為公開的設計專利,雖然看著很厲害,但很大概率還沒有應用到實際的生產步驟上。
因為光有想法不行,還是有很多具體的、配套設備上的問題需要解決的。
不過我發現了一個小細節,不知道有沒有小伙伴觀察到。
雖然華為這批專利上個月才解禁,但他們真正的提交日期是——2021 年 2 月!
換句話說,兩年前,華為就在思考該怎么把芯片造的更好了。
遙遙領先!!!
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