• 不同項目之間的代碼復(fù)用性
• 不同工藝之間的代碼復(fù)用性
• 同一個模塊例化多份，分別工作在不同模式下
• 同一個項目不同環(huán)境（RTL驗證，F(xiàn)PGA demo 驗證）之間的代碼復(fù)用性

在各家ASIC/FPGA項目的代碼目錄中，我們經(jīng)常能看到各類小的基礎(chǔ)模塊，例如各類跨時鐘模塊、各類調(diào)度仲裁模塊、各類RAM讀寫模塊、各類總線接口模塊等等。它們可能命名為share_ip_*或base_ip_*或cmn_ip_*，又或者其他名稱，幾乎每個設(shè)計者都需要用到這些基礎(chǔ)模塊。

我們在需要實現(xiàn)其相關(guān)功能時，只需要例化模塊即可，簡單高效，有降低了bug概率。

2、模塊參數(shù)化CrG28資訊網(wǎng)——每日最新資訊28at.com

在進行模塊設(shè)計時，我們需要盡量保證模塊參數(shù)化，盡量避免使用立即數(shù)（例如10’d0）。

被參數(shù)化的信號可能是數(shù)據(jù)位寬，用戶數(shù)量或者其他類型的信號。

module  ip_bus_sync #( //     parameter   DATA_WDTH                       =       16                                      ,   //    parameter   INI_VALUE                       =       {DATA_WDTH{1'b0}}                           //)(    input                                               i_src_clk                               ,   //    input                                               i_src_rst_n                             ,   //    input               [DATA_WDTH-1:0]                 i_src_din                               ,   //    input                                               i_dst_clk                               ,   //    input                                               i_dst_rst_n                             ,   //    output  reg         [DATA_WDTH-1:0]                 o_dst_dout                                  // 
);

//邏輯代碼
endmodule

3、宏定義區(qū)分代碼分支CrG28資訊網(wǎng)——每日最新資訊28at.com

ASIC項目的代碼一般至少有兩個版本：ASIC版本和驗證版本（FPGA/加速器）。部分公司還會同時出兩個系列的芯片，ASIC系列和FPGA系列。因此我們通常需要通過宏定義區(qū)分不同的代碼分支和參數(shù)

`ifdef FOR_ASIC_DESIGN  //ASIC  logic  //參數(shù)定義`else  //其他分支邏輯  //參數(shù)定義`endif

`ifdef FOR_ASIC_DESIGN

generategenvar  i;
for ( i=0; i<DATA_WDTH; i=i+1 )begin : SDFFY2D_INST
SDFFY_*CELL_TYPE*  SDFFY2D   //此處CELL_TYPE指的是具體的器件型號(    .CK   (i_dst_clk),.D    (i_src_din[i] ),.Q    (o_dst_dout[i]),.SI   (1'b0     ),   //DFT 輸入信號，由DFT工程師在網(wǎng)表中完成連線.SE   (1'b0     )    //DFT 使能信號，由DFT工程師在網(wǎng)表中完成連線);
endendgenerate
`else
reg  [(DATA_WDTH-1):0]   din_d0;       //reg  [(DATA_WDTH-1):0]   din_d1;       //
assign o_dst_dout = din_d1;
always @( posedge i_dst_clk ) begindin_d0  <= i_src_din;din_d1  <= din_d0;end
`endif

4、使用參數(shù)選擇代碼分支CrG28資訊網(wǎng)——每日最新資訊28at.com

在同一個宏定義分支下（例如同在ASIC或者FPGA項目），我們可能需要獎模塊例化多份，以支持如下場景：CrG28資訊網(wǎng)——每日最新資訊28at.com

Case1:同一個模塊，工作在同的模式下，為了節(jié)約資源，只需要保留對應(yīng)模式的代碼邏輯。

Case2：同一個模塊，其支持的功能數(shù)量不同，所需要的RAM等資源也不相同，需要例化不同規(guī)格的RAM。

module xxxxx#(    parameter   FUNCTION_MODE   =       `MULTI_FUNCTION             )(   //各類IO信號) ;

generate
if (FUNCTION_MODE==`MULTI_FUNCTION) begin:MULTI_FUNCTION_CODE
     //多function 邏輯  
end
else begin:SINGLE_FUNCTION_CODE
    // 單function 邏輯
end
endendgenerate

5、IP接口隔離CrG28資訊網(wǎng)——每日最新資訊28at.com

不同Vendor的IP的用戶側(cè)接口大概率是不一樣的，為了避免因為IP替換導(dǎo)致的大量代碼修改，可以在設(shè)計之處就考慮將IP接口隔離。例如通過2類接口轉(zhuǎn)換模塊（控制類和數(shù)據(jù)類），將所需要的控制信號和數(shù)據(jù)流信號轉(zhuǎn)換成通用的內(nèi)部信號，這樣無論怎么替換IP，都只需要修改少量代碼。

6、std cell 隔離CrG28資訊網(wǎng)——每日最新資訊28at.com

我們通常會將std cell外包一層或者多層代碼，這樣就能將工藝與設(shè)計代碼盡量分離。CrG28資訊網(wǎng)——每日最新資訊28at.com

常見的有bit同步器，ram，clk-gating，clk mux等模塊。如下是單bit同步器的案例。

module  ip_bit_sync #( parameter      DATA_WDTH = 1    // bit width)(input  wire                     i_dst_clk,   // destination clockinput  wire [(DATA_WDTH-1):0]   i_src_din,   // data inputoutput wire [(DATA_WDTH-1):0]   o_dst_dout   // data output);`ifdef FOR_ASIC_DESIGNgenerategenvar  i;for ( i=0; i<DATA_WDTH; i=i+1 )begin : SDFFY2D_INSTSDFFY_*CELL_TYPE*  SDFFY2D   //此處CELL_TYPE指的是具體的器件型號(    .CK   (i_dst_clk),.D    (i_src_din[i] ),.Q    (o_dst_dout[i]),.SI   (1'b0     ),   //DFT 輸入信號，由DFT工程師在網(wǎng)表中完成連線.SE   (1'b0     )    //DFT 使能信號，由DFT工程師在網(wǎng)表中完成連線);endendgenerate`elsereg  [(DATA_WDTH-1):0]   din_d0;       //reg  [(DATA_WDTH-1):0]   din_d1;       //assign o_dst_dout = din_d1;always @( posedge i_dst_clk ) begindin_d0  <= i_src_din;din_d1  <= din_d0;end`endifendmodule

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時間：2023年9月26日 9:00~18:00CrG28資訊網(wǎng)——每日最新資訊28at.com

地點：深圳灣萬怡酒店4樓大宴會廳CrG28資訊網(wǎng)——每日最新資訊28at.com

（免費參會、免費午餐、參會贏好禮）CrG28資訊網(wǎng)——每日最新資訊28at.com

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