K60至尊版狂暴引擎2.0加持：超177萬跑分斬獲性能第一
Redmi的后性能時代戰略發布會今天下午如期舉辦，在本次發布會上，Redmi公布了多項關于和聯發科的深度合作，以及新機K60 Ultra在軟件和硬件方面的特性，例如：“K60 至尊版，雙芯旗艦
摩爾定律是指集成電路上的晶體管數量大約每兩年增加一倍，這一定律對于計算技術的進步至關重要。 幾十年來，晶圓廠通過制造越來越小的晶體管，成功地實現了數字能力和晶體管密度的指數級增長，但我們已經達到了這些工藝的物理極限。 如今，新的工藝技術和先進的封裝解決方案（例如Chiplet）使業界能夠繼續摩爾定律的處理能力和數字擴展。 早在 1965 年，戈登·摩爾 (Gordon Moore) 就指出：“用單獨封裝和互連的較小功能構建大型系統可能更經濟。”
盡管近年來小芯片變得越來越普遍，但它們在設計、制造、封裝和測試方面面臨著許多挑戰。 因此，必須優化設計-制造-測試循環，以繼續降低缺陷逃逸率和測試成本，同時實現所需的良率目標和質量水平。
優化總質量成本至關重要
在處理更復雜的測試過程（例如已知良好芯片測試、最終測試和系統級測試）時，優化總體質量成本的策略至關重要。 需要考慮的要點包括：
在設計過程的早期階段，設計人員和測試工程師需要使用通用工具協作進行芯片驗證和故障調試
將一些測試移至整個流程的早期可減少 KGD 集成之前的缺陷
通過將一些測試推遲到制造過程的后期來降低成本
隨著制造流程的成熟和穩定，在大批量制造之前和期間應用分析來調整測試流程將優化總體質量成本
缺陷逃逸導致過高的報廢成本
與傳統的單片器件相比，Chiplet 的設計和制造工藝有顯著不同。 與制造傳統單片半導體器件相關的報廢成本基本上是線性的，包括單芯片成本、封裝和組裝成本。
2.5D/3D 設計的制造工藝在廢品成本累積方面存在顯著差異。 具體而言，由于多個芯片、多芯片部分組裝和/或完整 2.5D/3D 封裝的報廢成本，這些成本從制造到封裝呈幾何級數增加。
左移還是右移？
雖然 2.5D/3D 封裝是下一代摩爾定律的推動者，但這種方法需要在制造過程的早期降低缺陷逃逸率，以降低廢品成本，從而提高經濟效益。 在測試過程中左移或右移測試是實現這些目標并最大限度降低 2.5D/3D 組件總體制造成本的策略。 左移是能夠在制造過程的早期（例如，在晶圓檢查和部分封裝期間）增加測試覆蓋范圍，以最大限度地提高 KGD，同時降低未來的封裝成本。還可以在流程中添加額外的測試來識別新的故障類型或模式。
然而，需要權衡左移的好處。 例如，在制造過程的早期增加測試強度可以對已知良好的設備產生積極影響，但它也可能導致測試成本的增加，即使在考慮了由此產生的報廢成本的減少之后，優化也無法充分抵消這種增加。
右移意味著在制造過程后期增加測試覆蓋率，擴大檢測缺陷的能力，并保持質量水平，目標是通過更高的并行性測試降低成本。
通常，在晶圓或任務模式測試上具有較高良率的測試項目，或者需要較長掃描測試時間的高良率測試是右移的理想候選者。 這些測試可以轉移到最終或系統級測試，或者在兩者之間靈活管理。 例如，通過系統級測試實現的高水平并行性兌現了只有通過多站點測試才能實現的經濟改進的承諾，進一步降低了成本，同時實現了質量目標。
將測試向左或向右移動的目標是在整個制造過程中實現質量和產量的最佳組合，最終優化總體質量成本。 具體策略包括：
通過降低晶圓探測過程中的缺陷逃逸率，最大限度地降低廢料成本
以最高效的方式實現量產測試，降低測試成本
通過分析實現整個制造流程的閉環改進，提高良率
泰瑞達的 FLEX 測試解決方案可以通過靈活測試解決方案實現高質量低成本。目前正在同業界強大行業合作伙伴關系、晶圓廠/封裝和數據分析確保此過程無縫進行。
數據分析推動決策改進
面對左移或右移的選擇，優化測試策略是一個動態且持續的過程，其中分析可以在為這些決策提供信息方面發揮關鍵作用。 泰瑞達的阿基米德分析解決方案可以幫助提供有價值的數據，以便在整個芯片制造過程中調整測試策略。
泰瑞達阿基米德分析解決方案將數據分析、人工智能和機器學習等技術集成到您的測試解決方案中，實現安全的實時數據流，對測試時間的影響幾乎為零，從而提高產量、質量并減少停機時間。
阿基米德是一個開放的開發環境，支持開箱即用和定制解決方案，以確保能夠為 2.5D/3D 封裝設備實現富有洞察力的學習。并且公司與一流的分析提供商緊密集成，從而實現更宏大的目標方案。確保您可以選擇能夠幫助您實現高級設備目標的解決方案。
彌合從設計到測試的差距
對于Chiplet，減少缺陷逃逸并不是唯一的問題，還必須考慮良率。 為了提高產量，縮小從設計到測試的差距是提高工程效率的關鍵。 新的工作流程需要設計、制造和測試工程團隊無縫協作，以加速設備開發并產生機器學習成果。 這不僅需要在 ATE 和 SLT 測試系統上啟用 EDA 和 JTAG 工具，而且擁有一組通用的庫和調試工具也很有用，這些庫和調試工具允許設計和 DFT 工程師無縫協作、共享關鍵見解、加速芯片開發，并減少學習曲線。
泰瑞達的 PortBridge 是一款通用工具集，可彌合設計和測試之間的差距，可以部署在制造過程的任何階段，以識別、實施和驗證提高產量的機會，包括：
系統級測試中的調試故障
了解最終測試插入中的錯誤
增強晶圓檢查期間的測試覆蓋率，以減少缺陷逃逸
揭示生產流程中的低效率，以提高器件質量、減少缺陷并提高產量
PortBridge 與泰瑞達的 UltraFLEXplus 和 UltraFLEX 測試儀配合使用，并提供：
當前使用的通用協議設備和未來所需的協議庫。 一直到生產都可用。
遠程連接，內置支持將 EDA 工具和自定義工作臺環境遠程連接到 ATE。 讓合適的人使用他們熟悉的工具和環境來研究問題。
設計文件支持，允許使用標準設計格式（如 SVF 或自定義格式），以消除浪費時間和丟失有價值信息的轉換步驟
主機調試工具提供開箱即用的特定于協議的工具，以公開開發和調試測試程序時所需的確切細節
生產支持，從調試到生產都可以使用相同的協議庫，以幫助關聯、減少總體工作量并提供具有最佳測試時間的故障分析。
借助 PortBridge，通過平臺和軟件優化的解決方案，調試時間從幾個月縮短到幾天。
雖然 2.5D/3D 封裝技術提供了延續下一代摩爾定律的途徑，但快速識別缺陷和快速實施優化是經濟高效、批量制造的關鍵。 一種易于理解的測試過程，可以向左或向右移動測試以降低缺陷逃逸率，從而降低制造過程中的廢品成本，這是最大限度降低這些組件的總體制造成本的一種策略。 這種靈活性，加上設計和測試工程領域的功能集成，將有助于快速識別、調試和消除故障，同時實現最佳質量成本。 雖然每個利益相關者都必須盡自己的一份力量來提高效率，但所有主要利益相關者乃至整個行業之間的協作是成功實現最大運營效率的關鍵。
本文鏈接：http://www.www897cc.com/showinfo-27-8437-0.html異構集成時代的測試策略
聲明：本網頁內容旨在傳播知識，若有侵權等問題請及時與本網聯系，我們將在第一時間刪除處理。郵件：2376512515@qq.com
Copyright ? 2016-2023 天津谷騏科技有限公司 版權所有 sitemap.xml
違法及侵權請聯系：2376512515@qq.com 津ICP備18001702號
津公網安備 12010102000574號